module dm_4k( addr, din, WriteEnble, clk, dout ) ;
    input   [11:2]  addr ;// 地址 
    input   [31:0]  din ;// 输入数据
    input           WriteEnble ; 
    input           clk ;
    output  reg [31:0]  dout ;//输出数据
    reg     [31:0]  dm[1023:0];
    
    always @(negedge clk) begin
        assign dout = dm[addr];
        if(WriteEnble)
        begin
            dm[addr] <= din;
        end
    end
endmodule